針對硬體特性最佳化的對角化電路：實現高效量子演算法

2.1 問題陳述與動機

針對一般可交換集合的通用對角化電路需要 $O(n^2)$ 個雙量子位元閘，並且在量子位元連線性受限的硬體（例如線性或網格架構）上會產生沉重的交換閘開銷。另一種僅使用單量子位元閘的替代方案，則將對角化限制在張量積基（TPB）上，這顯著限制了可測量集合的大小，並增加了所需測量電路（執行次數）的總數。

2.2 針對硬體特性最佳化的對角化

HT對角化找到了一個折衷方案。它允許使用受控數量的雙量子位元閘（如CNOT），根據裝置的連線圖進行策略性放置，以對角化比TPB更大的Pauli集合，同時避免通用GC電路的全部開銷。目標是在硬體限制下，最大化每輪測量中的Pauli運算元數量。

2.3 數學公式化

一個可交換的Pauli運算元集合 $\mathcal{P} = \{P_1, ..., P_k\}$ 在具有連線圖 $G$ 的裝置上是HT可對角化的，如果存在一個Clifford電路 $C$，該電路由單量子位元閘和僅沿著 $G$ 邊緣的雙量子位元閘組成，使得對於所有 $i$，$C P_i C^\dagger$ 是對角化的（即 $Z$ 和 $I$ 運算元的乘積）。電路 $C$ 有效地將 $\mathcal{P}$ 的共同特徵基旋轉到計算基上。

3.1 分組Pauli運算元

作者提出了一種演算法，將哈密頓量的Pauli項分割成可聯合HT對角化的集合。這是一個組合最佳化問題，同時考慮了Pauli運算元之間的交換關係和硬體連線性。該演算法旨在最小化總組數，從而最小化所需的不同量子電路執行次數。

3.2 建構HT電路

對於給定的一組可交換Pauli運算元和硬體圖，該框架提供了一個系統化的程序來建構對角化電路 $C$。這涉及找到一系列Clifford操作（單量子位元閘和沿硬體邊緣的CNOT），將組中的每個Pauli映射到對角形式。該程序非常靈活，可以針對最小化深度或特定閘數進行客製化。

4.1 測量次數減少

針對幾類分子哈密頓量（例如 $H_2$、$LiH$、$H_2O$），將HT分組方法與標準TPB分組進行了比較。關鍵指標是所需的測量組數（電路數）。結果一致顯示，HT分組所需的組數少於TPB。例如，在模擬 $H_2$ 分子的6量子位元線性鏈拓撲上，與TPB相比，HT分組將組數減少了約20-30%，這直接轉化為在固定估算精度下所需量子執行次數的比例性減少。

4.2 雲端量子電腦實證

作為原理驗證，作者在IBM的雲端量子處理器上執行了HT電路。他們測量了小型哈密頓量實例的期望值。實驗證實，所建構的HT電路可以在連線性受限的真實硬體（例如IBM的Falcon處理器）上執行，並在誤差範圍內成功產生了正確的期望值，驗證了該方法的實際可行性。

圖表描述（概念性）： 長條圖通常會在y軸顯示「測量電路數量」，x軸則顯示針對不同小分子的各種分組方法（TPB、理想GC、HT）。HT的長條會顯著短於TPB的長條，但高於理想GC的長條（假設全連線），直觀地展示了HT的中間效率增益。

5.1 核心洞見與邏輯流程

本文的核心洞見極其務實：如果理論上的電路最佳化無法映射到實體硬體，那麼它就毫無意義。 邏輯流程無懈可擊：1) 識別近端演算法的瓶頸（測量開銷）。2) 診斷根本原因（抽象GC電路與稀疏硬體圖之間的不匹配）。3) 提出一個約束最佳化解決方案（HT電路），明確地將硬體圖作為設計過程中的首要考量。這不僅僅是小幅調整；這是一個根本性的轉變，從為量子電腦設計轉變為為這台特定的量子電腦設計。它呼應了在經典計算和先進量子編譯器（如Qiskit的transpiler或TKET）中看到的硬體感知編譯理念，但將其直接應用於對角化這一演算法原語。

5.2 優勢與關鍵缺陷

優勢： 該框架是系統化且靈活的，相對於臨時啟發式方法是一大優勢。其與硬體限制的直接整合使其可立即部署。所展示的測量組數減少是一個具體的、與硬體無關的益處。它優雅地在TPB和GC之間進行插值，為電路複雜度提供了一個可調節的旋鈕。

關鍵缺陷與開放問題： 顯而易見的問題是電路深度與保真度。雖然HT減少了電路數量，但每個電路可能比TPB電路更深（更多CNOT）。在當今的嘈雜裝置上，更深的電路可能具有更低的保真度，這可能會抵消執行次數減少的益處。本文需要對總資源成本進行更嚴格的分析：（組數）*（每組執行次數 * 每次執行的變異數）。每次執行的變異數取決於電路保真度。此外，分組演算法對於大型複雜分子（例如50+量子位元的催化劑）的可擴展性，以及其在經典端的計算複雜度仍有待充分探索。它有可能成為一個計算量繁重的預處理步驟。

5.3 可行洞見與意涵

對於量子演算法開發者以及像IBM、Pasqal或Quantinuum這樣的公司，這項工作提供了一個可行的藍圖。首先，它應該作為標準分組選項整合到量子軟體開發套件中，與TPB和GC並列。其次，硬體設計師應注意：這項研究量化了連線性的價值。連線性更強的架構（例如heavy-hex與線性相比）將使HT電路接近理想的GC效能，為架構權衡提供了具體的指標。第三，對於當今執行VQE的實踐者來說，直接的啟示是在您的目標問題和硬體上，對HT與TPB進行基準測試。 不要假設TPB是最好的。在TPB-HT-GC光譜上的最佳點取決於問題和硬體。此框架提供了尋找該最佳點的工具，超越了「一體適用」的對角化策略。