قطریسازی عملگرهای پائولی یک زیرروال اساسی در بسیاری از الگوریتمهای کوانتومی است، به ویژه برای تخمین مقادیر مورد انتظار مشاهدهپذیرهایی مانند هامیلتونیها در حلکننده ویژهمقدار کوانتومی واریاسیونی (VQE). در دستگاههای کوانتومی کوتاهمدت با اتصال محدود و نرخ خطای بالا، ساخت مدارهای قطریسازی بهینه از نظر منابع حیاتی است. این کار یک چارچوب متناسب با سختافزار (HT) را معرفی میکند که به طور سیستماتیک مدارهایی با تعداد گیت بسیار کم برای قطریسازی مجموعههایی از عملگرهای پائولی جابجاپذیر طراحی میکند و شکاف بین مدارهای عمومی کاملاً متصل و رویکردهای محدودکننده پایه ضرب تانسوری (TPB) را پر میکند.
چارچوب بر اساس چالش اندازهگیری مشاهدهپذیر $O = \sum_{i=1}^{M} c_i P_i$ ساخته شده است، که در آن $P_i$ عملگرهای پائولی هستند. اندازهگیری کارآمد مستلزم گروهبندی پائولیهای جابجاپذیر در مجموعههایی است که میتوانند به طور همزمان قطری شوند.
مدارهای قطریسازی عمومی برای مجموعههای جابجاپذیر عمومی (GC) به $O(n^2)$ گیت دوکیوبیتی نیاز دارند و سربار سنگینی از گیتهای Swap را روی سختافزار با اتصال کیوبیت محدود (مانند معماریهای خطی یا شبکهای) تحمیل میکنند. جایگزین، که فقط از گیتهای تککیوبیتی استفاده میکند، قطریسازی را به پایههای ضرب تانسوری (TPB) محدود میکند و به طور قابل توجهی اندازه مجموعههای قابل اندازهگیری را محدود کرده و تعداد کل مدارهای اندازهگیری مورد نیاز (شاتها) را افزایش میدهد.
قطریسازی HT یک راهحل میانه ارائه میدهد. این روش اجازه میدهد تعداد کنترلشدهای از گیتهای دوکیوبیتی (مانند CNOT) به طور استراتژیک و مطابق با گراف اتصال دستگاه قرار گیرند تا مجموعه بزرگتری از پائولیها نسبت به TPB قطری شوند، در حالی که از سربار کامل مدارهای عمومی GC اجتناب میشود. هدف، بیشینهسازی تعداد پائولیها در هر دور اندازهگیری تحت محدودیتهای سختافزاری است.
یک مجموعه از عملگرهای پائولی جابجاپذیر $\mathcal{P} = \{P_1, ..., P_k\}$ روی دستگاهی با گراف اتصال $G$ به صورت HT قابل قطریسازی است اگر یک مدار کلیفورد $C$ وجود داشته باشد، متشکل از گیتهای تککیوبیتی و گیتهای دوکیوبیتی که فقط در امتداد یالهای $G$ قرار دارند، به طوری که $C P_i C^\dagger$ برای همه $i$ قطری (حاصلضربی از عملگرهای $Z$ و $I$) باشد. مدار $C$ به طور مؤثر پایه ویژه مشترک $\mathcal{P}$ را به پایه محاسباتی میچرخاند.
نویسندگان الگوریتمی برای تقسیم عبارتهای پائولی یک هامیلتونی به مجموعههای به طور مشترک قابل قطریسازی HT ارائه میدهند. این یک مسئله بهینهسازی ترکیبیاتی است که هم روابط جابجایی بین پائولیها و هم اتصال سختافزاری را در نظر میگیرد. الگوریتم هدفش کمینهسازی تعداد کل گروهها است و در نتیجه تعداد اجراهای مجزای مدار کوانتومی مورد نیاز را کمینه میکند.
برای یک گروه معین از پائولیهای جابجاپذیر و یک گراف سختافزاری، چارچوب یک رویه سیستماتیک برای ساخت مدار قطریسازی $C$ ارائه میدهد. این شامل یافتن دنبالهای از عملیات کلیفورد (گیتهای تککیوبیتی و CNOT در امتداد یالهای سختافزاری) است که هر پائولی در گروه را به یک فرم قطری نگاشت میدهد. این رویه بسیار انعطافپذیر است و میتواند برای کمینهسازی عمق یا تعداد گیتهای خاص تنظیم شود.
ورودی: هامیلتونی $H$، گراف اتصال سختافزاری $G$.
این گردش کار به طور مستقیم سربار غالب اندازهگیری در الگوریتمهایی مانند VQE را کاهش میدهد.
برای چندین کلاس هامیلتونی مولکولی (مانند $H_2$، $LiH$، $H_2O$)، روش گروهبندی HT با گروهبندی استاندارد TPB مقایسه شد. معیار کلیدی تعداد گروههای اندازهگیری (مدارها) مورد نیاز است. نتایج به طور مداوم نشان میدهند که گروهبندی HT نسبت به TPB به گروههای کمتری نیاز دارد. برای مثال، روی یک توپولوژی زنجیره خطی ۶ کیوبیتی که یک مولکول $H_2$ را شبیهسازی میکند، گروهبندی HT تعداد گروهها را تقریباً ۲۰ تا ۳۰ درصد نسبت به TPB کاهش داد که مستقیماً به کاهش متناسبی در شاتهای کوانتومی مورد نیاز برای یک دقت تخمین ثابت ترجمه میشود.
معیار: هامیلتونی $H_2$ (۶-۴ کیوبیت)
گروههای TPB: تقریباً ۱۰-۸
گروههای HT (سختافزار خطی): تقریباً ۸-۶
کاهش: تقریباً ۲۵٪ مدارهای اندازهگیری کمتر.
به عنوان اثبات اصل، نویسندگان مدارهای HT را روی پردازندههای کوانتومی مبتنی بر ابر IBM اجرا کردند. آنها مقادیر مورد انتظار را برای نمونههای کوچک هامیلتونی اندازهگیری کردند. آزمایشها تأیید کردند که مدارهای HT ساخته شده روی سختافزار واقعی با اتصال محدود (مانند پردازندههای Falcon شرکت IBM) قابل اجرا هستند و با موفقیت مقادیر مورد انتظار صحیح را در محدوده خطا تولید میکنند که امکانپذیری عملی این رویکرد را تأیید میکند.
توضیح نمودار (مفهومی): یک نمودار میلهای معمولاً «تعداد مدارهای اندازهگیری» را روی محور y و روشهای گروهبندی مختلف (TPB، GC ایدهآل، HT) را روی محور x برای مولکولهای کوچک مختلف نشان میدهد. میلههای HT به طور قابل توجهی کوتاهتر از میلههای TPB اما بلندتر از میله GC ایدهآل (که اتصال همه به همه را فرض میکند) خواهند بود و به صورت بصری بهرهوری میانی HT را نشان میدهد.
بینش اصلی مقاله به شدت عملگرا است: بهینگی نظری مدار اگر به سختافزار فیزیکی نگاشت نشود بیمعنی است. جریان منطقی بیعیب است: ۱) شناسایی گلوگاه در الگوریتمهای کوتاهمدت (سربار اندازهگیری). ۲) تشخیص علت ریشهای (عدم تطابق بین مدارهای GC انتزاعی و گرافهای سختافزاری پراکنده). ۳) پیشنهاد یک راهحل بهینهسازی محدودشده (مدارهای HT) که به صراحت گراف سختافزاری را به عنوان یک مؤلفه درجه یک در فرآیند طراحی گنجانده است. این فقط یک تنظیم جزئی نیست؛ یک تغییر بنیادی از طراحی برای یک رایانه کوانتومی به طراحی برای این رایانه کوانتومی خاص است. این فلسفه کامپایل آگاه از سختافزار را که در محاسبات کلاسیک و کامپایلرهای کوانتومی پیشرفته مانند ترنسپایلر Qiskit یا TKET دیده میشود، بازتاب میدهد، اما آن را مستقیماً به اولیه الگوریتمی قطریسازی اعمال میکند.
نقاط قوت: چارچوب سیستماتیک و انعطافپذیر است، یک مزیت بزرگ نسبت به روشهای ابتکاری موردی. ادغام مستقیم آن با محدودیتهای سختافزاری، آن را بلافاصله قابل استقرار میکند. کاهش نشاندادهشده در گروههای اندازهگیری یک مزیت ملموس و مستقل از سختافزار است. این روش به زیبایی بین TPB و GC درونیابی میکند و یک دستگیره قابل تنظیم برای پیچیدگی مدار ارائه میدهد.
نقاط ضعف بحرانی و سؤالات باز: فیل در اتاق عمق مدار و وفاداری است. در حالی که HT تعداد مدارها را کاهش میدهد، هر مدار ممکن است عمیقتر (CNOTهای بیشتر) از یک مدار TPB باشد. روی دستگاههای پرنویز امروزی، یک مدار عمیقتر میتواند وفاداری کمتری داشته باشد و به طور بالقوه مزیت کاهش شات را خنثی کند. مقاله نیاز به تحلیل دقیقتری از هزینه کل منابع دارد: (تعداد گروهها) * (شاتها در هر گروه * واریانس در هر شات). واریانس در هر شات به وفاداری مدار بستگی دارد. علاوه بر این، مقیاسپذیری الگوریتم گروهبندی به مولکولهای بزرگ و پیچیده (مانند کاتالیزورها با ۵۰+ کیوبیت) و پیچیدگی محاسباتی آن در سمت کلاسیک هنوز باید به طور کامل بررسی شود. این خطر وجود دارد که به یک مرحله پیشپردازش محاسباتی سنگین تبدیل شود.
برای توسعهدهندگان الگوریتم کوانتومی و شرکتهایی مانند IBM، Pasqal یا Quantinuum، این کار یک طرح کاربردی ارائه میدهد. اول، باید در کیتهای توسعه نرمافزار کوانتومی (SDKها) به عنوان یک گزینه گروهبندی استاندارد در کنار TPB و GC ادغام شود. دوم، طراحان سختافزار باید توجه کنند: این پژوهش ارزش اتصال را کمّی میکند. یک معماری با اتصال بیشتر (مانند heavy-hex در مقابل خطی) به مدارهای HT اجازه میدهد تا به عملکرد GC ایدهآل نزدیک شوند و یک معیار عینی برای مبادلات معماری ارائه میدهد. سوم، برای متخصصانی که امروز VQE را اجرا میکنند، نکته فوری این است که HT را در برابر TPB روی مسئله و سختافزار هدف خود معیار قرار دهید. فرض نکنید که TPB بهترین است. نقطه بهینه در طیف TPB-HT-GC به مسئله و سختافزار بستگی دارد. این چارچوب ابزارهایی برای یافتن آن نقطه بهینه فراهم میکند و از استراتژیهای قطریسازی یکاندازهبرای-همه فراتر میرود.